作者:德州儀器高速轉換器系統工程師Matt Guibord

2019/07/25

 

高速類比數位轉換器(ADC)因為採樣率增加,所以在ADC輸出資料方面會產生誤碼(code error)問題—又稱為閃光碼(sparkle code)。誤碼的定義,指ADC輸出碼出現超過定義閾值的錯誤。而構成錯誤的閾值,最常定義成在這個數值之下,錯誤會超過預期的ADC噪訊振幅,因此只要出現噪訊即可輕易判別錯誤。

 

錯誤閾值的定義,另一種解釋就是錯誤振幅發生的機率,超過ADC假定之高斯(Gaussian)分散式噪訊振幅的預期機率。圖1即為ADC輸出採樣中發現的一個誤碼範例。相較於理想的正弦波擬合,很明顯可以看出錯誤採樣,而且遠超過圖中其他採樣的噪訊。  

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

                                                       

 圖1:出現誤碼時的ADC輸出實例

 

ADC的誤碼率(code error rate; CER),有時也稱為詞錯率(word error rate; WER)或亞穩態錯誤率(metastability error rate),定義為每個採樣的平均錯誤數量,測量方式則是計算連續錯誤之間採樣平均數量。它通常定義為一種數量序(order of magnitude),例如10-12 錯誤/採樣。因此,錯誤之間的平均時間就取決於轉換器的採樣率。只有當ADC以測量CER時的採樣率運轉,測得的CER才是正確的。一般來說,降低採樣率就能提升CER的數量序。

接下來要討論誤碼的來源,了解為什麼採樣是一個相當重要的因素。

為何會導致ADC閃光碼?

多步式的ADC架構,例如管線式快閃(pipelined flash)ADC或逐漸近似暫存器(SAR)ADC,會分階段將採樣的電壓轉換為數位位元,而每個連續階段都必須仰賴前一個階段的結果。如圖2所示的基本型管線式快閃高速ADC,這種簡化的ADC會顯現兩個轉換階段,每個連續階段都會產生一個數位碼,能更精密地估計輸入訊號。

圖中ADC的運作方式如下:

  • 第一個階段會採樣輸入電壓,利用第一階段的ADC,概略地將類比輸入訊號轉換成數位碼。這個階段的快閃ADC,它的功用是利用高速比較器,將被採樣的電壓,跟ADC主要參考電壓(VREF)所產生的靜態電壓參考基準進行比較。快閃比較器的輸出則為溫度編碼的數位採樣,代表輸入電壓。
  • 接著轉換出來的溫度編碼被直接送到第一階段DAC。這個DAC會根據概略轉換的採樣,輸出相應的類比電壓。
  • 原始輸入電壓減去第一階段DAC的輸出,就會得出量化錯誤電壓或稱殘餘電壓(VRES)。接著殘餘電壓會被放大和重新採樣(管線化),為第二階段做準備。
  • 第二階段ADC會量化VRES,以便更正確(解析度更高)地估計原始類比輸入電壓。

 

       

 圖2:管線化快閃ADC架構實例方塊圖

 

產生VRES的過程中會引進一個高速的決策迴路。在一個採樣的時鐘周期之內,被採樣的電壓必須由第一階段ADC轉換成數位碼,數位碼必須從第一階段DAC輸出,再從原始的輸入電壓當中減去,由第二階段重新採樣。這個高速決策迴路會引進誤碼,是因為快閃ADC裡的比較器需要一段穩定時間,而這也是被採樣電壓和VREF之間差異的一項功能。

更簡單地說,當輸入電壓(VCAP1)接近比較器的參考電壓(例如7*VREF/8),比較器會需要比較長的時間才能穩定。理論上,如果VCAP1無窮接近比較器的參考電壓,因為比較器會在它的線性區域裡面運轉,比較器將永遠無法穩定。噪訊將阻止這個現象真的發生,但如果比較器真的耗時較長才能穩定,那麼第一階段DAC就可能使用不正確的數位碼來輸出量化的類比電壓。結果就是VRES並不符合第一階段ADC實際的數位輸出碼。如此一來第二階段ADC就會轉換錯誤的VRES,造成誤碼。

什麼因素會影響CER

行文至此讀者應該已得知足夠細節,可總結出有哪些因素會影響CER。很明顯CER取決於採樣率。採樣率較快,就會縮短決策迴路做決策所需時間。決策時間縮短,會導致比較器無法及時穩定的機率巨幅增加。要注意的還有比較器的速度會直接影響CER,而這正是ADC製程技術一大功能。第三個因素則是ADC的架構。

具有高速決策迴路的多步(multistep)架構,很容易因為CER不良而受影響。有些技巧可以用來降低這類架構的CER,例如使用速度較快的製程技術、採取時序交錯法(time interleaving)或部署非同步時脈。另一方面,像摺疊內插式(folding-interpolating)架構這種並未使用高速決策迴路的架構,可使用多重比較器重新鎖存(relatch)階段,不必影響接下來任何一個階段就可大幅降低亞穩態機率。因此,單步(single-step)架構的CER原本就優於同等級管線式快閃或逐漸近似暫存器ADC架構。具備決策迴路的多步式架構,只要使用比較器重新鎖存,速度就一定會相應下降。

誤碼造成影響的實例

以下這個例子便可說明誤碼如何影響示波器的測量結果。假設有一個RS-485傳輸器正在間歇地輸出雜訊脈衝(glitch),工程團隊嘗試利用示波器測量這個雜訊脈衝,以便找出根本原因。假設這個雜訊脈衝很微弱,每隔幾天只會出現一次,而示波器是使用簡單的電壓門檻偵測法。另假設示波器是以10 GSPS(每秒千兆次採樣)的速度採樣,誤碼率為10-12 錯誤/採樣。比較可能會從傳輸器抓到這個雜訊脈衝,還是從ADC找到誤碼?接下來讓我們看看。

 

Te為以秒為單位的錯誤間隔平均時間,可根據方程式1,用CER和ADC採樣率(fS)計算出來:

 

以上面這個RS-485雜訊脈衝為例,示波器錯誤間隔平均時間算出來是100秒。如果RS-485每隔幾天會出現雜訊脈衝,那麼就很難從測試的裝置中擷取期望雜訊脈衝,因為誤碼會同時觸發示波器。那麼什麼樣的CER是可以接受的?表1列出了不同誤碼率和採樣率的錯誤間隔平均時間。在10 GSPS的採樣頻率下,誤碼率一定要遠低於10-15才能擷取到每隔幾天發生的雜訊脈衝。像ADC12DJ5200RF這類使用摺疊內插式ADC打造的示波器,因為CER為業界最低僅10-18,因此非常可能在沒有間歇誤碼造成錯誤觸發的狀況下,擷取到雜訊脈衝。

 

CER (錯誤/取樣)(errors/sample)

fS = 2.5 GSPS

fS = 5 GSPS

fS = 10 GSPS

10-9

0.4秒

0.2秒

0.1秒

10-12

400秒

200秒

100秒

10-15

4.6天

2.3天

1.2天

10-18

12.68年

6.34年

3.17年

 

1Te vs. CER和取樣率

誤碼對於高速ADC應用有著不同程度的影響。示波器和以脈衝為基礎的飛行時間(ToF)系統,例如光達(LIDAR)或雷射距離測量,在使用簡單的閾值偵測時可能會對誤碼更為敏感,而通訊或雷達系統卻可能比較不敏感。舉例來說,通訊系統常利用前向偵錯(FEC)來克服單一誤碼對ADC採樣率所造成的效應。雷達則會使用一種以匹配濾波器(相關)為基礎的偵測運算法,利用長波形來提升偵測正確度,而這種方法原本就會減輕單一誤碼所帶來的影響。

頻域下的誤碼

誤碼的頻譜是以離散傅立葉變換(DFT)輸出的形式呈現,是將所有頻率窗口的雜訊基底都上升到相同數值。以下算式從正規化DFT的定義開始,Xk代表輸出,Yk則為誤碼出現時的輸出頻譜。Yk裡面這一項,

就是用時域訊號的脈衝來呈現單一誤碼的頻率貢獻。真正DFT的雜訊基底功率上升了,

和誤碼振幅的平方成正比,和DFT平方的長度

成反比。因此訊信號長度較長或使用分析視窗的系統,受誤碼的影響會比較少。

  

圖3顯示圖1裡因為誤碼而上升的雜訊基底,振幅為758碼。將這個結果比對一個14位元轉換器的全規模功率並予以正規化之後,

就可算出長度65536的真實DFT,每個窗口的噪訊功率為-110.98 dBFS/bin。這個結果,正好符合圖3所測得因誤碼而受影響的上升雜訊基底。

 

3:有誤碼和沒有誤碼狀況下的頻域

結論

誤碼顯而易見是高速ADC時域輸出裡多餘的脈衝。在使用DFT測量出來的頻域裡,誤碼會造成雜訊基底上升。雖然有些應用可以容許這類誤碼,但像示波器或以脈衝為基礎的ToF等其他應用,必須要有誤碼率才能成功運作。

誤碼是多步式ADC架構中比較器出現亞穩態所造成的結果,因為在這樣的架構之下,前一個階段必須快速產生高速決策,下一個階段才有結果可用。採樣率、比較器速度和ADC架構會影響ADC設計的CER。像摺疊內插式架構這種不需要高速決策迴路的ADC架構,其CER原本就比較優越,因為它能夠重新鎖存比較器輸出,降低亞穩態機率卻不必減速。

ADC12DJ5200RF是一款超高速ADC,能提供業界最低CER,讓工程師對測試和測量應用的測量結果具有高度信心。